基本情報 平成24年度 秋期 問10：テクノロジ系に関する問題

答えは b です。

マルチコアプロセッサとは「CPUの中に脳みそを複数積んだもの」。1人で全部処理する代わりに、複数人で分担して仕事をします。

複数人いれば1人あたりの仕事が減るので、無理にスピードを上げなくても全体の仕事量を増やせる→電気をあまり食わずに性能アップできるのが最大のメリット。

👉 覚え方：「コアを増やす＝省エネで性能UP」。

ほかの選択肢：a コア2倍でも処理性能は完全に2倍にはならない（並列化できない部分がある）／c 共有資源の取り合い（競合）は起きる／d クロック周波数を上げる話ではない（むしろ抑えるのがマルチコアの狙い）。

なぜこれが正解か

正解は b。マルチコアプロセッサはクロック周波数を抑えながらコア数を増やすことで、消費電力（と発熱）を抑えつつスループットを向上させる設計。クロック上昇に伴う消費電力増（P ∝ V²f）の限界を回避するために生まれたアーキテクチャ。

各選択肢の解説

• a：コアn倍でも性能はn倍にならない（アムダールの法則：並列化できない逐次処理部分がボトルネック）。
• c：複数コアはキャッシュ・バス・メモリなどの共有資源で競合が発生する（コヒーレンシ管理コスト）。
• d：マルチコアはむしろクロックを抑える方向の設計。シングルコアの方が高クロックという例もある。

覚え方・ひっかけ注意

「マルチコア＝低クロック × 多コア＝省電力で並列性能UP」と覚える。aの「n倍で性能n倍」はアムダールの法則で否定される常套のひっかけ。並列化率が高いタスク（画像処理・サーバ処理）ほどコア数の恩恵を受ける。

理論的背景

CMOSプロセッサの動的消費電力はP = C × V² × f（C: 容量, V: 電源電圧, f: 動作周波数）で表され、周波数を上げると2乗に近い形で電圧も必要となり消費電力が急増する（周波数の壁＝Dennardスケーリングの終焉、2005年頃）。これを回避するため、低クロックのコアを複数並列に動かすマルチコア化が業界標準となった。性能向上の理論限界はアムダールの法則：speedup = 1 / ((1-P) + P/n) で、並列化可能比率Pが小さいほどコア数nを増やしても効果が頭打ちになる。一方、グスタフソンの法則は問題規模を拡大できる場合にコア数比例的に性能向上することを示す。

実務での使われ方

Intel Core i9・AMD Ryzen 9等は16〜32コア構成が主流。サーバ用CPU（Intel Xeon、AMD EPYC）は最大128コア以上。並列化のためにOpenMP、Pthread、Java Concurrency、Goroutineなどのプログラミング技法が用いられる。共有資源の競合対策にキャッシュコヒーレンシプロトコル（MESI: Modified/Exclusive/Shared/Invalid）が実装される。NUMAアーキテクチャでは各コアに近いメモリを優先的に使う最適化が重要。

試験での位置づけ

FE・APハードウェア分野で頻出。アムダールの法則、SIMD/MIMD（Flynn分類）、キャッシュコヒーレンシ、ハイパースレッディング（1コアで2スレッド同時実行）との関連が問われる。応用情報ではマルチスレッドプログラミング、デッドロック、ロックフリーデータ構造まで踏み込む。

選択肢の発展補足

選択肢dのクロック周波数上昇は熱密度（dark silicon問題）で物理的限界を迎えており、現代のCPU設計はマルチコア+SIMD+専用アクセラレータ（GPU、TPU、NPU）の組み合わせ（ヘテロジニアスコンピューティング）が主流。AppleのMシリーズチップ、ARMのbig.LITTLE構成（高性能コア+省電力コア）も同様の発想。共有資源の競合（c）回避にL1/L2はコア専用、L3はコア間共有という3階層キャッシュ階層が一般的。